Formal Equivalence Checking and Design Debugging

بررسی هم ارزی رسمی و اشکال زدایی طراحی دو موضوع اصلی را در تأیید طراحی پوشش می دهد: بررسی معادل سازی منطقی و اشکال زدایی طراحی. بخش اول کتاب مشکلات طراحی را که نیاز به بررسی هم ارزی منطقی دارند بررسی می‌کند و فناوری‌های زیربنایی را که برای حل آنها استفاده می‌شوند، توصیف می‌کند. برخی از رویکردهای جدید به مشکلات تأیید اصلاحات طراحی پس از تبدیل‌های متوالی فشرده مانند زمان‌بندی مجدد به تفصیل شرح داده شده‌اند.
بخش دوم کتاب به بررسی کامل ادبیات قبلی و اخیر در مورد تشخیص خطای طراحی و تصحیح خطای طراحی می‌پردازد. این بخش همچنین تجزیه و تحلیل عمیقی از الگوریتم‌های مورد استفاده در دو برنامه نرم‌افزار اشکال‌زدایی منطقی، ErrorTracer و AutoFix که توسط نویسندگان توسعه داده شده‌اند، ارائه می‌کند.
از پیشگفتار:
«با اتخاذ رویکرد نشانه استاتیک برای تأیید اجرای مدار، مدار مجتمع ویژه برنامه (ASIC) صنعت اولین انقلاب روش شناختی رادیکال را از زمان پذیرش سنتز منطق تجربه خواهد کرد. بررسی هم ارزی یکی از دو عنصر حیاتی این انقلاب روش شناختی است. این کتاب برای طراحانی که به دنبال درک بهتر مکانیک بررسی هم ارزی هستند و یا برای محقق CAD که مایل به بررسی مشکلات تحقیقاتی با انگیزه خوبی مانند بررسی هم ارزی طرح‌های بهنگام شده یا تشخیص خطا در مدارهای متوالی است، به موقع است.'
کورت کوتزر، دانشگاه کالیفرنیا، برکلی

Formal Equivalence Checking and Design Debugging covers two major topics in design verification: logic equivalence checking and design debugging. The first part of the book reviews the design problems that require logic equivalence checking and describes the underlying technologies that are used to solve them. Some novel approaches to the problems of verifying design revisions after intensive sequential transformations such as retiming are described in detail.
The second part of the book gives a thorough survey of previous and recent literature on design error diagnosis and design error correction. This part also provides an in-depth analysis of the algorithms used in two logic debugging software programs, ErrorTracer and AutoFix, developed by the authors.
From the Foreword:
`With the adoption of the static sign-off approach to verifying circuit implementations the application-specific integrated circuit (ASIC) industry will experience the first radical methodological revolution since the adoption of logic synthesis. Equivalence checking is one of the two critical elements of this methodological revolution. This book is timely for either the designer seeking to better understand the mechanics of equivalence checking or for the CAD researcher who wishes to investigate well-motivated research problems such as equivalence checking of retimed designs or error diagnosis in sequential circuits.'
Kurt Keutzer, University of California, Berkeley