Analog Layout Generation for Performance and Manufacturability

مدارهای مجتمع آنالوگ به عنوان رابط بین بخش های دیجیتال سیستم های الکترونیکی یکپارچه و دنیای خارج بسیار مهم هستند. بخش بزرگی از تلاش برای طراحی این مدارها در مرحله طرح بندی صرف می شود. در حالی که طراحی فیزیکی مدارهای دیجیتال تا حد زیادی خودکار است، طرح مدارهای آنالوگ هنوز یک کار دستی، زمان بر و مستعد خطا است. این عمدتاً به دلیل ماهیت پیوسته سیگنال های آنالوگ است که باعث می شود عملکرد مدار آنالوگ نسبت به پارازیت های طرح بندی بسیار حساس باشد. عناصر انگلی مرتبط با سیم‌های متصل باعث بارگذاری و کوپلینگ می‌شوند که رفتار فرکانس و عملکرد نویز مدارهای آنالوگ را کاهش می‌دهد. عدم تطابق دستگاه و اثرات حرارتی یک محدودیت اساسی در دقت قابل دستیابی مدارها ایجاد می کند. برای اتوماسیون موفقیت آمیز طرح آنالوگ، ابزارهای مکان و مسیر پیشرفته ای مورد نیاز است که بتواند این انگل های حیاتی را مدیریت کند.
در گذشته، ابزارهای چیدمان آنالوگ خودکار سعی می‌کردند طرح‌بندی را بدون تعیین کمیت کاهش عملکرد معرفی شده توسط پارازیت‌های چیدمان بهینه کنند. بنابراین، تضمین نمی شد که چیدمان حاصل با مشخصات مطابقت داشته باشد و یک یا چند تکرار طرح مورد نیاز باشد. در تولید چیدمان آنالوگ برای عملکرد وقابلیت ساخت، نویسندگان یک استراتژی طرح‌بندی مبتنی بر عملکرد را برای غلبه بر این مشکل پیشنهاد می‌کنند. در این روش، ابزارهای چیدمان توسط محدودیت های عملکرد هدایت می شوند، به طوری که طرح نهایی، با اثرات انگلی، همچنان مشخصات مدار را برآورده می کند. کاهش عملکرد مرتبط با یک راه حل طرح بندی میانی در زمان اجرا با استفاده از حساسیت های از پیش تعیین شده ارزیابی می شود. بر خلاف سایر روش‌های طرح‌بندی مبتنی بر عملکرد، ابزارهای پیشنهادی در این کتاب مستقیماً بر روی محدودیت‌های عملکرد، بدون مرحله تولید محدودیت انگلی میانی عمل می‌کنند. این رویکرد یک مبادله کامل و معقول بین گزینه‌های مختلف طرح‌بندی را در زمان اجرا ممکن می‌سازد و بنابراین مسیر احتمالی بازخورد بین استخراج محدودیت، قرار دادن و استخراج طرح‌بندی را حذف می‌کند.
علاوه بر تأثیر آن بر عملکرد، چیدمان همچنین تأثیر عمیقی بر بازده و آزمایش پذیری مدار آنالوگ دارد. در AnalogLayout Generation for Performance and Manufacturability، نویسندگان معیار جدیدی را برای تعیین کمیت تشخیص پذیری یک خطا و ترکیب آن با یک مدل تسلیم برای ارزیابی تست پذیری یک یکپارچه ترسیم می کنند. طرح مدار سپس آن‌ها این تکنیک را با الگوریتم مسیریابی مبتنی بر عملکرد خود ادغام می‌کنند تا طرح‌بندی‌هایی تولید کنند که قابلیت ساخت بهینه را داشته باشند در حالی که هنوز مشخصات عملکرد خود را دارند.
تولید طرح‌بندی آنالوگ برای عملکرد و قابلیت ساخت مورد علاقه مهندسان، محققان و دانشجویان آنالوگ خواهد بود.

Analog integrated circuits are very important as interfaces between the digital parts of integrated electronic systems and the outside world. A large portion of the effort involved in designing these circuits is spent in the layout phase. Whereas the physical design of digital circuits is automated to a large extent, the layout of analog circuits is still a manual, time-consuming and error-prone task. This is mainly due to the continuous nature of analog signals, which causes analog circuit performance to be very sensitive to layout parasitics. The parasitic elements associated with interconnect wires cause loading and coupling effects that degrade the frequency behaviour and the noise performance of analog circuits. Device mismatch and thermal effects put a fundamental limit on the achievable accuracy of circuits. For successful automation of analog layout, advanced place and route tools that can handle these critical parasitics are required.
In the past, automatic analog layout tools tried to optimize the layout without quantifying the performance degradation introduced by layout parasitics. Therefore, it was not guaranteed that the resulting layout met the specifications and one or more layout iterations could be needed. In Analog Layout Generation for Performance andManufacturability, the authors propose a performance driven layout strategy to overcome this problem. In this methodology, the layout tools are driven by performance constraints, such that the final layout, with parasitic effects, still satisfies the specifications of the circuit. The performance degradation associated with an intermediate layout solution is evaluated at runtime using predetermined sensitivities. In contrast with other performance driven layout methodologies, the tools proposed in this book operate directly on the performance constraints, without an intermediate parasitic constraint generation step. This approach makes a complete and sensible trade-off between the different layout alternatives possible at runtime and therefore eliminates the possible feedback route between constraint derivation, placement and layout extraction.
Besides its influence on the performance, layout also has a profound impact on the yield and testability of an analog circuit. In AnalogLayout Generation for Performance and Manufacturability, the authors outline a new criterion to quantify the detectability of a fault and combine this with a yield model to evaluate the testability of an integrated circuit layout. They then integrate this technique with their performance driven routing algorithm to produce layouts that have optimal manufacturability while still meeting their performance specifications.
Analog Layout Generation for Performance and Manufacturability will be of interest to analog engineers, researchers and students.