مشخصات کتاب

Verification Methodology Manual for SystemVerilog Bergeron Cerny Hunter Nightingale

ویرایش: 1 
نویسندگان: Janick Bergeron,  Eduard Cerny,  Alan Hunter,  Andy Nightingale  
سری:  
ISBN (شابک) : 9780387255385, 0387255389 
ناشر: Springer 
سال نشر: 2005 
تعداد صفحات: 528 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 4 مگابایت 

در صورت تبدیل فایل کتاب Verification Methodology Manual for SystemVerilog Bergeron Cerny Hunter Nightingale به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب کتابچه راهنمای روش‌شناسی تأیید برای SystemVerilog Bergeron Cerny Hunter Nightingale نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.

توضیحاتی در مورد کتاب کتابچه راهنمای روش‌شناسی تأیید برای SystemVerilog Bergeron Cerny Hunter Nightingale

تأیید عملکرد یکی از بزرگترین چالش ها در توسعه دستگاه های پیچیده سیستم روی تراشه (SoC) است. علی‌رغم معرفی فناوری‌های جدید متوالی، شکاف بین قابلیت طراحی و اطمینان تأیید همچنان در حال افزایش است. بزرگ‌ترین مشکل این است که این فناوری‌های متنوع جدید منجر به گسترش ابزارهای نقطه تأیید شده‌اند که بیشتر آنها زبان و روش‌های خاص خود را دارند. خوشبختانه راه حلی در دست است. SystemVerilog یک زبان یکپارچه است که با گنجاندن ساختارهای طراحی RTL، ادعاها و مجموعه‌ای غنی از ساختارهای تأیید در خدمت مهندسین طراحی و تأیید است. SystemVerilog یک استاندارد صنعتی است که به خوبی توسط طیف گسترده ای از ابزارها و پلتفرم های تأیید پشتیبانی می شود. یک زبان واحد توسعه یک ابزار یا پلتفرم تایید مبتنی بر شبیه سازی را تقویت می کند. ادغام ابزارهای نقطه در یک پلت فرم یکپارچه و همگرایی به یک زبان یکپارچه، توسعه یک روش تأیید یکپارچه را امکان پذیر می کند که می تواند در طیف گسترده ای از پروژه های SoC مورد استفاده قرار گیرد. ARM و Synopsys با هم کار کرده اند تا دقیقاً چنین متدولوژی را در کتابچه راهنمای روش تأیید تأیید برای SystemVerilog تعریف کنند. این کتاب بر اساس بهترین شیوه های تأیید توسط ARM، Synopsys و مشتریان آنها است. کتابچه راهنمای روش‌شناسی تأیید برای SystemVerilog طرحی برای موفقیت تأیید است که تیم‌های SoC را در ایجاد یک محیط تأیید قابل استفاده مجدد با بهره‌گیری کامل از تکنیک‌های طراحی برای تأیید، تولید محرک تصادفی محدود، تأیید پوشش محور، تأیید رسمی و سایر فناوری‌های پیشرفته راهنمایی می‌کند. به حل مشکلات تأیید فعلی و آینده آنها کمک کند. این کتاب برای هر کسی که درگیر طراحی یا تأیید یک تراشه پیچیده است یا هر کسی که مایل است در مورد قابلیت های SystemVerilog بیشتر بداند مناسب است. پیروی از کتابچه راهنمای روش تأیید صحت برای SystemVerilog به تیم های توسعه SoC و مدیران پروژه اطمینان لازم را برای ایجاد یک طرح پیچیده می دهد، و مطمئن هستند که تراشه در دنیای واقعی به درستی کار می کند.

توضیحاتی درمورد کتاب به خارجی

Functional verification remains one of the single biggest challenges in the development of complex system-on-chip (SoC) devices. Despite the introduction of successive new technologies, the gap between design capability and verification confidence continues to widen. The biggest problem is that these diverse new technologies have led to a proliferation of verification point tools, most with their own languages and methodologies. Fortunately, a solution is at hand. SystemVerilog is a unified language that serves both design and verification engineers by including RTL design constructs, assertions and a rich set of verification constructs. SystemVerilog is an industry standard that is well supported by a wide range of verification tools and platforms. A single language fosters the development of a unified simulation-based verification tool or platform. Consolidation of point tools into a unified platform and convergence to a unified language enable the development of a unified verification methodology that can be used on a wide range of SoC projects. ARM and Synopsys have worked together to define just such a methodology in the Verification Methodology Manual for SystemVerilog. This book is based upon best verification practices by ARM, Synopsys and their customers. Verification Methodology Manual for SystemVerilog is a blueprint for verification success, guiding SoC teams in building a reusable verification environment taking full advantage of design-for-verification techniques, constrained-random stimulus generation, coverage-driven verification, formal verification and other advanced technologies to help solve their current and future verification problems. This book is appropriate for anyone involved in the design or verification of a complex chip or anyone who would like to know more about the capabilities of SystemVerilog. Following the Verification Methodology Manual for SystemVerilog will give SoC development teams and project managers the confidence needed to tape out a complex design, secure in the knowledge that the chip will function correctly in the real world.

فهرست مطالب

Introduction....Pages 1-16
Verification Planning....Pages 17-42
Assertions....Pages 43-102
Testbench Infrastructure....Pages 103-210
Stimulus and Response....Pages 211-257
Coverage-Driven Verification....Pages 259-280
Assertions for Formal Tools....Pages 281-303
System-Level Verification....Pages 305-342
Processor Integration Verification....Pages 343-364

نظرات کاربران

کتاب های تصادفی

دانلود کتاب A Life Worth Living: Albert Camus and the Quest for Meaning

دانلود کتاب Eine Tüte grüner Wind

دانلود کتاب The Official Illustrated NHL History: The Official Story of the Coolest Game on Earth

دانلود کتاب Dialogue and Difference: Feminisms Challenge Globalization

دانلود کتاب Modern Jewish Literatures : Intersections and Boundaries