ورود به حساب

نام کاربری گذرواژه

گذرواژه را فراموش کردید؟ کلیک کنید

حساب کاربری ندارید؟ ساخت حساب

ساخت حساب کاربری

نام نام کاربری ایمیل شماره موبایل گذرواژه

برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید


09117307688
09117179751

در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید

دسترسی نامحدود

برای کاربرانی که ثبت نام کرده اند

ضمانت بازگشت وجه

درصورت عدم همخوانی توضیحات با کتاب

پشتیبانی

از ساعت 7 صبح تا 10 شب

دانلود کتاب Minimizing and exploiting leakage in VLSI design

دانلود کتاب به حداقل رساندن و بهره برداری از نشت در طراحی VLSI

Minimizing and exploiting leakage in VLSI design

مشخصات کتاب

Minimizing and exploiting leakage in VLSI design

ویرایش: 1 
نویسندگان: , , , ,   
سری:  
ISBN (شابک) : 9781441909503, 1441909508 
ناشر: Springer US 
سال نشر: 2010 
تعداد صفحات: 229 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 2 مگابایت 

قیمت کتاب (تومان) : 54,000



کلمات کلیدی مربوط به کتاب به حداقل رساندن و بهره برداری از نشت در طراحی VLSI: مدارها و سیستم ها، مهندسی به کمک کامپیوتر (CAD، CAE) و طراحی



ثبت امتیاز به این کتاب

میانگین امتیاز به این کتاب :
       تعداد امتیاز دهندگان : 17


در صورت تبدیل فایل کتاب Minimizing and exploiting leakage in VLSI design به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب به حداقل رساندن و بهره برداری از نشت در طراحی VLSI نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.


توضیحاتی در مورد کتاب به حداقل رساندن و بهره برداری از نشت در طراحی VLSI



به حداقل رساندن و بهره برداری از نشت در طراحی VLSI

نیخیل جایاکومار، سوگانث پل، راجش گارگ، کانوپریا گولاتی و سونیل پی. خاتری

مصرف برق مدارهای مجتمع VLSI (مقیاس بسیار بزرگ) با سرعت نگران کننده ای در حال افزایش است. این افزایش در مصرف برق، همراه با افزایش تقاضا برای وسایل الکترونیکی قابل حمل/دستی، امروزه مصرف برق را به یک نگرانی غالب در طراحی مدارهای VLSI تبدیل کرده است. به طور سنتی، توان دینامیکی (سوئیچینگ) بر مصرف برق کل یک IC غالب بوده است. با این حال، با توجه به روند مقیاس بندی فعلی، قدرت نشتی در حال حاضر به یک جزء اصلی از کل مصرف برق در مدارهای VLSI تبدیل شده است. کاهش توان نشتی به ویژه در وسایل الکترونیکی قابل حمل/دستی مانند تلفن‌های همراه و PDA بسیار مهم است.

این کتاب تکنیک هایی را با هدف کاهش و بهره برداری از توان نشتی در آی سی های دیجیتال VLSI ارائه می کند. بخش اول این کتاب چندین رویکرد برای کاهش نشتی در مدار ارائه می‌کند. بخش دوم این کتاب به خوانندگان نشان می‌دهد که چگونه با استفاده از منطق زیرآستانه، با تعصب بدنه تطبیقی، مشکل نشت را به یک فرصت تبدیل کنند تا طرح‌ها را در برابر تغییرات مقاوم کنند. بخش سوم این کتاب با استفاده از ایده های ارائه شده در قسمت دوم این کتاب، جزئیات طراحی و اجرای یک آی سی زیر آستانه را ارائه می کند.

  • رویکردهای مختلفی را برای کنترل و بهره برداری از نشت ارائه می دهد، از جمله رویکردهای ضمنی برای یافتن نشت همه بردارهای ورودی در یک طرح، تکنیک هایی برای یافتن بردار حداقل نشت یک طرح (با و بدون اصلاح مدار)، رویکردهای ASIC برای کاهش شدید نشت، و روش‌هایی برای یافتن ولتاژ بایاس معکوس بهینه برای کاهش حداکثری نشت.
  • <. LI> یک متدولوژی طراحی عملی و با تحمل تغییرات را برای پیاده‌سازی منطق زیرآستانه با استفاده از بایاس بدنه تطبیقی ​​حلقه بسته (ABB) و طراحی مبتنی بر شبکه PLA (NPLA) ارائه می‌کند. علاوه بر این، تکنیک‌های ریزلوله‌سازی ناهمزمان ارائه شده‌اند تا به طور قابل‌توجهی جریمه سرعت طراحی زیرآستانه را بازیابی کنند.

  • رویکرد طراحی آستانه فرعی ABB و NPLA پیشنهادی را تأیید می‌کند اجرای طرح فرستنده BFSK در سبک طراحی پیشنهادی نتایج آزمایش از IC ساخته شده نیز ارائه شده است، که نشان می‌دهد برای یک فرآیند 0.25 میلی‌متری می‌توان به بهبود توان 20X دست یافت (بهبود توان پیش‌بینی‌شده 100X تا 500X برای فرآیندهای 65nm است).

توضیحاتی درمورد کتاب به خارجی

Minimizing and Exploiting Leakage in VLSI Design

Nikhil Jayakumar, Suganth Paul, Rajesh Garg, Kanupriya Gulati and Sunil P. Khatri

Power consumption of VLSI (Very Large Scale Integrated) circuits has been growing at an alarmingly rapid rate. This increase in power consumption, coupled with the increasing demand for portable/hand-held electronics, has made power consumption a dominant concern in the design of VLSI circuits today. Traditionally, dynamic (switching) power has dominated the total power consumption of an IC. However, due to current scaling trends, leakage power has now become a major component of the total power consumption in VLSI circuits. Leakage power reduction is especially important in portable/hand-held electronics such as cell-phones and PDAs.

This book presents techniques aimed at reducing and exploiting leakage power in digital VLSI ICs. The first part of this book presents several approaches to reduce leakage in a circuit. The second part of this book shows readers how to turn the leakage problem into an opportunity, through the use of sub-threshold logic, with adaptive body bias to make the designs robust to variations. The third part of this book presents design and implementation details of a sub-threshold IC, using the ideas presented in the second part of this book.

  • Provides a variety of approaches to control and exploit leakage, including implicit approaches to find the leakage of all input vectors in a design, techniques to find the minimum leakage vector of a design (with and without circuit modification), ASIC approaches to drastically reduce leakage, and methods to find the optimal reverse bias voltage to maximally reduce leakage.
  • Presents a variation-tolerant, practical design methodology to implement sub-threshold logic using closed-loop adaptive body bias (ABB) and Network of PLA (NPLA) based design. In addition, asynchronous micropipelining techniques are presented, to substantially reclaim the speed penalty of sub-threshold design.
  • Validates the proposed ABB and NPLA sub-threshold design approach by implementing a BFSK transmitter design in the proposed design style. Test results from the fabricated IC are provided as well, indicating that a power improvement of 20X can be obtained for a 0.25um process (projected power improvements are 100X to 500X for 65nm processes).


فهرست مطالب

Front Matter....Pages 1-22
Introduction....Pages 1-6
Front Matter....Pages 7-8
Existing Leakage Minimization Approaches....Pages 9-14
Computing Leakage Current Distributions....Pages 15-31
Finding a Minimal Leakage Vector in the Presence of Random PVT Variations Using Signal Probabilities....Pages 33-54
The HL Approach: A Low-Leakage ASIC Design Methodology....Pages 55-76
Simultaneous Input Vector Control and Circuit Modification....Pages 77-90
Optimum Reverse Body Biasing for Leakage Minimization....Pages 91-100
Part I: Conclusions and Future Directions....Pages 101-105
Front Matter....Pages 107-108
Exploiting Leakage: Sub-threshold Circuit Design....Pages 109-114
Adaptive Body Biasing to Compensate for PVT Variations....Pages 115-128
Optimum VDD for Minimum Energy....Pages 129-142
Reclaiming the Sub-threshold Speed Penalty Through Micropipelining....Pages 143-155
Part II: Conclusions and Future Directions....Pages 157-159
Front Matter....Pages 161-162
Design of the Chip....Pages 163-175
Implementation of the Chip....Pages 177-191
Experimental Results....Pages 193-199
Back Matter....Pages 1-13




نظرات کاربران