Adiabatic Logic: Future Trend and System Level Perspective

منطق آدیاباتیک یک جانشین بالقوه برای طراحی مدار استاتیک CMOS در مصرف انرژی بسیار کم مصرف است. توسعه آینده مانند کوچک شدن تکاملی حداقل اندازه ویژگی و همچنین مفاهیم جدید ترانزیستور انقلابی، صرفه جویی در سطح دروازه را که توسط منطق آدیاباتیک به دست می آید تغییر خواهد داد. علاوه بر این، تاثیر بدتر شدن اثرات تخریب باید در طراحی مدارهای آدیاباتیک در نظر گرفته شود. تأثیر روندهای فناوری بر روی ارقام شایستگی منطق آدیاباتیک، پتانسیل صرفه جویی در انرژی و فرکانس عملیاتی بهینه، و همچنین مسائل مربوط به تخریب بررسی شده است. منطق آدیاباتیک از دستگاه‌های آینده سود می‌برد، نسبت به تزریق حامل داغ حساس نیست و تأثیر کمتری از ناپایداری دمای بایاس نسبت به مدارهای استاتیک CMOS نشان می‌دهد. علاقه عمده همچنین به تولید کارآمد سیگنال ساعت پاور اعمال شده است. از این منبع تغذیه نوسانی می توان برای صرفه جویی در مصرف انرژی در زمان های کوتاه مدت در بیکاری با قطع مدارها استفاده کرد. یک راه کارآمد برای تولید ساعت پاور با استفاده از نوسانگر سنکرون 2N2P LC است که با توجه به تغییرات خازنی ناشی از الگو نیز قوی است. یک مکمل راه‌اندازی آسان برای پیاده‌سازی اما قدرتمند با راه‌اندازی سیگنال‌های همگام‌سازی پیشنهاد می‌شود. پیاده‌سازی‌های متنوعی برای خاموش کردن سیستم ارائه شده و به دلیل کاربرد و جنبه‌های دیگر مانند قابلیت کاهش انرژی و حفظ داده‌ها رتبه‌بندی شده‌اند. استفاده سودمند از منطق آدیاباتیک نیازمند ساختارهای حسابی فشرده و کارآمد است. طیف گسترده ای از ساختارهای جمع کننده و یک کامپیوتر دیجیتال چرخشی مختصات با توجه به مصرف انرژی و استفاده از منطقه مقایسه و رتبه بندی می شوند و پتانسیل صرفه جویی در انرژی در برابر CMOS استاتیک توانایی فوق العاده کم مصرف منطق آدیاباتیک را اثبات می کند. در پایان، یک توپولوژی مدار جدید باید با CMOS استاتیک نیز در بهره‌وری رقابت کند. بر روی یک تراشه آزمایشی 130 نانومتری، یک خودروی آزمایشی در مقیاس بزرگ حاوی یک فیلتر FIR در منطق آدیاباتیک، با استفاده از یک جریان طراحی استاندارد، مبتنی بر کتابخانه، ساخته شده، اندازه‌گیری شده و با شبیه‌سازی‌های یک همتای CMOS ایستا مقایسه شد، با فاکتورهای ذخیره اندازه‌گیری مطابق با مقادیر بدست آمده از شبیه سازی این منجر به این نتیجه می شود که منطق آدیاباتیک به دلیل سازگاری نه تنها با فناوری CMOS، بلکه همچنین با ابزارهای اتوماسیون طراحی الکترونیکی (EDA) که برای طراحی سیستم استاتیک CMOS توسعه یافته است، برای طراحی سازنده آماده است.

Adiabatic logic is a potential successor for static CMOS circuit design when it comes to ultra-low-power energy consumption. Future development like the evolutionary shrinking of the minimum feature size as well as revolutionary novel transistor concepts will change the gate level savings gained by adiabatic logic. In addition, the impact of worsening degradation effects has to be considered in the design of adiabatic circuits. The impact of the technology trends on the figures of merit of adiabatic logic, energy saving potential and optimum operating frequency, are investigated, as well as degradation related issues. Adiabatic logic benefits from future devices, is not susceptible to Hot Carrier Injection, and shows less impact of Bias Temperature Instability than static CMOS circuits. Major interest also lies on the efficient generation of the applied power-clock signal. This oscillating power supply can be used to save energy in short idle times by disconnecting circuits. An efficient way to generate the power-clock is by means of the synchronous 2N2P LC oscillator, which is also robust with respect to pattern-induced capacitive variations. An easy to implement but powerful power-clock gating supplement is proposed by gating the synchronization signals. Diverse implementations to shut down the system are presented and rated for their applicability and other aspects like energy reduction capability and data retention. Advantageous usage of adiabatic logic requires compact and efficient arithmetic structures. A broad variety of adder structures and a Coordinate Rotation Digital Computer are compared and rated according to energy consumption and area usage, and the resulting energy saving potential against static CMOS proves the ultra-low-power capability of adiabatic logic. In the end, a new circuit topology has to compete with static CMOS also in productivity. On a 130nm test chip, a large scale test vehicle containing an FIR filter was implemented in adiabatic logic, utilizing a standard, library-based design flow, fabricated, measured and compared to simulations of a static CMOS counterpart, with measured saving factors compliant to the values gained by simulation. This leads to the conclusion that adiabatic logic is ready for productive design due to compatibility not only to CMOS technology, but also to electronic design automation (EDA) tools developed for static CMOS system design.